Υλοποιήση και αξιολόγηση της επέκτασης SVNAPOT στην μικροαρχιτεκτονική CVA6

Κόγια, Παρασκευή; Kogia, Paraskefi

dc.contributor.author	Κόγια, Παρασκευή	el
dc.contributor.author	Kogia, Paraskefi	en
dc.date.accessioned	2025-01-24T11:32:20Z
dc.date.available	2025-01-24T11:32:20Z
dc.identifier.uri	https://dspace.lib.ntua.gr/xmlui/handle/123456789/60950
dc.identifier.uri	http://dx.doi.org/10.26240/heal.ntua.28646
dc.rights	Default License
dc.subject	SVNAPOT Extension	en
dc.subject	CVA6	en
dc.subject	RISC-V	en
dc.subject	TLB	en
dc.subject	Memory Management	en
dc.title	Υλοποιήση και αξιολόγηση της επέκτασης SVNAPOT στην μικροαρχιτεκτονική CVA6	el
heal.type	bachelorThesis
heal.classification	CPU Architecture	en
heal.language	el
heal.access	free
heal.recordProvider	ntua	el
heal.publicationDate	2024-09-23
heal.abstract	Το RISC-V αποτελεί μια ανοικτή αρχιτεκτονική βασισμένη στην λογική του μειωμένου συνόλου εντολών (RISC). Δημιουργήθηκε με στόχο να προσφέρει μια ευέλικτη, επεκτάσιμη και αποδοτική πλατφόρμα για έρευνα, εκπαίδευση και εμπορική εκμετάλλευση, επιτρέποντας στους σχεδιαστές να αναπτύσσουν προσαρμοσμένους επεξεργαστές χωρίς τους περιορισμούς. Ο CVA6 είναι ένας επεξεργαστής in-order έξι σταδίων, συμβατός με την αρχιτεκτονική RISC-V, ο οποίος στοχεύει στην εφαρμογή τεχνολογιών FPGA και ASIC. Στην παρούσα εργασία, διερευνούμε την υποστήριξη της επέκτασης προτύπου SVNAPOT της RISC-V, καθώς και την υλοποίηση και την αξιολόγηση της προσθήκης ενός δευτέρου επιπέδου TLB (Translation Lookaside Buffer) στο CVA6 παράλληλα με το PTW (Page Table Walker). Το TLB είναι ένα μικροαποθετήριο στον επεξεργαστή που επιταχύνει τη διαδικασία μετάφρασης διευθύνσεων μνήμης από εικονικές σε φυσικές. Αυτή η προσωρινή αποθήκευση επιτρέπει στον επεξεργαστή να αποφύγει τις συνεχείς αναζητήσεις στους πίνακες μεταφράσεων κατά την εκτέλεση εντολών, βελτιώνοντας έτσι την απόδοση του συστήματος. Συχνά, παρατηρείται η έννοια της συνέχειας μεταξύ των σελίδων μνήμης. Συγκεκριμένα, η συνεχόμενη διάταξη τους σε έναν εικονικό ή φυσικό χώρο μνήμης μπορεί να αξιοποιηθεί για τη μείωση του χρόνου προσπέλασης και της πιθανότητας αστοχίας σε επίπεδο εύρεσης της ζητούμενης μετάφρασης. Η επέκταση προτύπου SVNAPOT προσφέρει μια κωδικοποίηση που επιτρέπει την ομαδοποίηση αυτών των σελίδων, διαχειριζόμενες από το σύστημα ως μια ενιαία μεγάλη σελίδα. Αυτό παρέχει πληθώρα πλεονεκτημάτων, όπως τη μείωση του overhead από τον μηχανισμό μετάφρασης διευθύνσεων, και συνεπώς την ελάττωση των συνολικών κύκλων εκτέλεσης. Η ανάπτυξη και αξιολόγηση της σχεδίασης πραγματοποιήθηκε σε δύο στάδια. Αρχικά, μέσω της χρήσης προσομοιωτή (Verilator), λήφθηκαν τα πρώτα αποτελέσματα και έγινε η πρώτη εκτίμηση της ορθότητας. Στη συνέχεια, η αξιολόγηση μετατοπίστηκε στη χρήση πραγματικού υλικού και συγκεκριμένα στην πλακέτα Xilinx Alveo U280 FPGA μέσω του FireSim, όπου εξετάστηκε τόσο η προσθήκη του L2 TLB, όσο και η σύγκριση της υλοποίηση του SVNAPOT με τη χρήση μεγάλων σελίδων. Τέλος, η ανάλυση της επίδοσης ελέγχθηκε χρησιμοποιώντας τα μετροπρογράμματα της σουίτας SPEC2006.	el
heal.abstract	RISC-V is an open architecture based on the logic of reduced instruction set computing (RISC). It was created with the goal of offering a flexible, scalable, and efficient platform for research, education, and commercial use, allowing designers to develop custom processors without constraints. The CVA6 is a six-stage in-order processor, compatible with the RISC-V architecture, which targets the implementation of FPGA and ASIC technologies. In this thesis, we explore the implementation and evaluation of adding a second-level Translation Lookaside Buffer (TLB) in the CVA6, alongside the Page Table Walker (PTW), as well as support for the SVNAPOT standard extension. The TLB is a small cache in the processor that accelerates the memory address translation process from virtual to physical addresses. This caching allows the processor to avoid constant lookups in translation tables during instruction execution, thereby improving system performance. Often, the concept of page memory continuity is observed. Specifically, their contiguous arrangement in a virtual or physical memory space can be leveraged to reduce access time and the probability of a translation miss. The SVNAPOT standard extension offers encoding that allows grouping of these pages, managed by the system as a single large page. This provides several advantages, such as reducing the overhead from the address translation mechanism and consequently lowering the total execution cycles. The design and evaluation were carried out in two stages. Initially, using a simulator (Verilator), the first results were obtained and an initial assessment of effectiveness was made. Then, the evaluation shifted to using real hardware, specifically the Xilinx Alveo U280 FPGA board via FireSim, where the original code was compared with the implementation after the addition of the L2 TLB, followed by the comparison of the SVNAPOT implementation with the use of large pages. Finally, the performance analysis was tested using the SPEC2006 benchmark suite.	en
heal.advisorName	Πνευματικάτος, Διονύσιος	el
heal.committeeMemberName	Κοζύρης, Νεκτάριος	el
heal.committeeMemberName	Γκούμας, Γεώργιος	el
heal.academicPublisher	Εθνικό Μετσόβιο Πολυτεχνείο. Σχολή Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών. Τομέας Τεχνολογίας Πληροφορικής και Υπολογιστών	el
heal.academicPublisherID	ntua
heal.numberOfPages	102 σ.	el
heal.fullTextAvailability	false