Αποδοτική Υλοποίηση Μιγαδικού Πολλαπλασιαστή σε ASIC και FPGA

Abstract

Ο σκοπός της παρούσας διπλωματικής εργασίας ήταν η σχεδίαση διαφόρων τοπολογιών μιγαδικών πολλαπλασιαστών και η διερεύνησή τους ως προς τις επιδόσεις τους στην επιφάνεια, κατανάλωση και καθυστέρηση σε ASIC και FPGA. Υλοποιήθηκαν έξι τοπολογίες βασισμένες σε δύο αλγόριθμους πολλαπλασιασμού δύο μιγαδικών αριθμών, τον συμβατικό αλγόριθμο και τον αλγόριθμο του Gauss. Ταυτόχρονα, υλοποιήθηκαν δύο διαφορετικές μονάδες επανακωδικοποίησης για την υλοποίηση της πράξης Χ*(Α+Β). Σχεδιάστηκαν διαφορετικές αρχιτεκτονικές υλοποίησής τους και διερευνήθηκε ποια είναι η αποδοτικότερη. Συγκεκριμένα, υλοποίηθηκαν σε γλώσσα Verilog δύο διαφορετικά κυκλώματα ενός μιγαδικού πολλαπλασιαστή σύμφωνα με τον συμβατικό αλγόριθμο και τέσσερα διαφορετικά κυκλώματα σύμφωνα με τον αλγόριθμο του Gauss σε μήκη λέξεως 8 ως 64 bits. Τα κυκλώματα προσομοιώθηκαν, συντέθηκαν και εφαρμόστηκαν σε ASIC και FPGA. Τα αποτελέσματα καθυστέρησης του κρίσιμου μονοπατιού, κατανάλωσης και επιφάνειας χρησιμοποιήθηκαν για την σύγκριση των υλοποιήσεων με σκοπό την εύρεση της αποδοτικότερης υλοποίησης στο κάθε μέσο (ASIC και FPGA). Επίσης διενεργήθηκε μια συγκριτική αξιολόγηση των αποτελεσμάτων στα δύο μέσα, με σκοπό την διερεύνηση της επίδρασης του μέσου στην απόδοση της υλοποίησης.

The scope of this thesis was the design of various complex multiplier schemes, as well as the investigation of their performance, on area, energy consumption and critical path delay in ASIC and FPGA. A total of six (6) topologies were implemented based on two complex multiplication algorithms, the conventional and Gauss's complex multiplication algorithm. Moreover, two different recoding units where implemented to execute the X*(A+B) operation and architectures to encompass all of the aforementioned functionality were designed and their respective performances where analysed in order to determine the most efficient. More specifically, the first two topologies are designed on the conventional multiplication algorithm and the subsequent four used Gauss's complex multiplication algorithm using Verilog HDL, while the inputs can be 8, 16, 24, 32, 48, or 64 bits wide. The designs were simulated, synthesised and implemented in ASIC and FPGA. The energy, delay and area results are used to compare these schemes to determine the most efficient in each device (ASIC and FPGA). Also there is a comparison of the results on these two devices in order to examine their effect on the efficiency of the scheme.