Integrating high-level synthesis derived hardware accelerators on an FPGA-based SoC: evaluation and analysis of design alternatives

Ραΐλης, Κωνσταντίνος; Railis, Konstantinos

dc.contributor.author	Ραΐλης, Κωνσταντίνος	el
dc.contributor.author	Railis, Konstantinos	el
dc.date.accessioned	2016-06-10T12:13:54Z
dc.date.available	2016-06-10T12:13:54Z
dc.date.issued	2016-06-10
dc.identifier.uri	https://dspace.lib.ntua.gr/xmlui/handle/123456789/42669
dc.identifier.uri	http://dx.doi.org/10.26240/heal.ntua.11814
dc.rights	Default License
dc.subject	Σύνθεση υψηλού επιπέδου	el
dc.subject	Αναπτυξιακή πλακέτα	el
dc.title	Integrating high-level synthesis derived hardware accelerators on an FPGA-based SoC: evaluation and analysis of design alternatives	el
heal.type	bachelorThesis
heal.classification	Συστήματα πραγματικού χρόνου και ενσωματωμένα συστήματα	el
heal.classification	Embedded computer systems--Design and construction	en
heal.classification	Άμεση πρόσβαση μνήμης	el
heal.classification	Αλγόριθμος ανίχνευσης γωνιών	el
heal.classification	ΑΜΒΑ ΑΧΙ	en
heal.classification	Zynq	en
heal.classification	Evaluation and development board	en
heal.classification	Harris & Stephens	en
heal.classification	High-level synthesis	en
heal.classification	ZedBoard	en
heal.classification	Direct memory access	en
heal.classification	Support vector	en
heal.classificationURI	http://data.seab.gr/concepts/3da586670849f84a8b8976eac50a9d19a7562c2c
heal.classificationURI	http://id.loc.gov/authorities/subjects/sh2008119360
heal.language	en
heal.access	free
heal.recordProvider	ntua	el
heal.publicationDate	2016-03-30
heal.abstract	In recent years, the design of hardware accelerators has been established as a standard practice when targeting to optimizations of algorithmic implementations. FPGA-based accelerators, in particular, have gained the interest of system architects and the scientific world due to the innate fast hardware development and reconfiguration capabilities that are offered by an FPGA device. The features combined with the level of design abstractions of High-Level Synthesis (HLS) frame a definite solution when it comes to fast prototyping of system designs. Lately, the tendency for an FPGA device is to comprise the benefits of embedded processors, thus forming a whole system-on-a-chip (SoC). The coexistence of hardware accelerators and embedded processors on a single device have brought the interconnection of these components to the proscenium as an element of vital significance for the performance of the whole system. In order for the custom hardware to be readily interconnected to a processing system, the Intellectual Property (IP) design style has been adopted. Typically, an IP is equipped with control and communication interfaces so that it can be easily combined with other components, in most cases, without the utilization of additional hardware. A widely used communication interface for IP generation is the ARM AMBA Advanced eXtensible Interface (AXI) protocol. Design alternatives offered by the AXI might range from simple low-bandwidth communication and data transfers to higher values of bandwidth by employing the available Direct Memory Access features. In this work, we focus on the system implementation flow targeting to a Zynq-7000 AP SoC device. Beginning with the addition of different communication interfaces we generate custom accelerator IPs through HLS. Then we proceed to the interconnection of those IPs with an ARM-based processing system and generate the system design. The final steps include the generation of Embedded Linux distributions for our custom hardware and the development of a user space application to be executed on the processing system of our design. The hardware accelerators that are employed for evaluation and analysis of design alternatives appertain to two distinct scientific fields. The first one is an implementation of the Harris & Stephens Corner Detection Algorithm. The second is a Support Vector Machine Classifier for Arrhythmia Detection using MIT-BIH ECG signal database. The employed accelerators differ not only in their respective fields but also in the input data sizes, complexity of the code and resource needs. Our combined analysis shows the impact of different communication interfaces in latency, bandwidth, utilized FPGA resources and overall system performance. The exploration of different interface and interconnection configurations for a default accelerator lead to latency gains of up to 20% and significant bandwidth gains.	en
heal.abstract	Τα τελευταία χρόνια, ο σχεδιασμός επιταχυντών υλικού έχει καθιερωθεί σαν δεδομένο όταν στοχεύουμε σε βελτιστοποιήσεις αλγοριθμικών υλοποιήσεων. Συγκεκριμένα, οι επιταχυντές βασισμένοι σε FPGA έχουν κερδίσει το ενδιαφέρον των σχεδιαστών και του επιστημονικού κόσμου καθώς οι συσκευές FPGA προσφέρουν ταχύτατη ανάπτυξη του υλικού και δυνατότητες επαναδιαμόρφωσής του. Σε συνδυασμό με το επίπεδο του αφαιρετικού σχεδιασμού που προσφέρει η Σύνθεση Υψηλού Επιπέδου (High-Level Synthesis – HLS) σχηματίζουν μία σαφή λύση όταν επιθυμείται η γρήγορη σχεδίαση πρωτοτύπων για συστήματα. Προσφάτως, η κυρίαρχη τάση για μία συσκευή FPGA είναι να περιλαμβάνει τα πλεονεκτήματα που προσφέρουν οι ενσωματωμένοι επεξεργαστές σχηματίζοντας με αυτόν τον τρόπο ένα ολοκληρωμένο Σύστημα-σε-Ψηφίδα (System-on-a-Chip – SoC). Η συνύπαρξη επιταχυντών υλικού και ενσωματωμένων επεξεργαστών σε μία συσκευή έχει φέρει στο προσκήνιο τη διασύνδεσή τους σαν ένα στοιχείο ζωτικής σημασίας για την επίδοση ολόκληρου του συστήματος. Για ευκολία στη διασύνδεση ενός επιταχυντή και ενός επεξεργαστικού συστήματος έχει υιοθετηθεί σαν πρακτική η σχεδίαση σε μορφή Πνευματικής Ιδιοκτησίας (Intellectual Property – IP). Συνήθως ένα IP είναι εξοπλισμένο με διεπαφές ελέγχου και επικοινωνίας έτσι ώστε να είναι εύκολος ο συνδυασμός του με άλλα στοιχεία, τις περισσότερες φορές χωρίς να απαιτείται η προσθήκη πρόσθετου υλικού. Μια ευρέως διαδεδομένη διεπαφή επικοινωνίας είναι το πρωτόκολλο ARM AMBA Advanced eXtensible Interface (AXI). Οι σχεδιαστικές εναλλακτικές που παρέχονται από το πρωτόκολλο AXI μπορεί να κυμαίνονται από απλή, χαμηλού εύρους ζώνης επικοινωνία και μεταφορά δεδομένων μέχρι υψηλές τιμές εύρους ζώνης χρησιμοποιώντας διαθέσιμα χαρακτηριστικά όπως η Άμεση Πρόσβαση Μνήμης. Σε αυτή την εργασία επικεντρωνόμαστε στη ροή υλοποίησης ενός συστήματος για τη συσκευή Zynq-7000 AP SoC. Ξεκινώντας με την προσθήκη διαφορετικών διεπαφών επικοινωνίας δημιουργούμε επιταχυντές σε μορφή IP μέσω του HLS. Στη συνέχεια προχωρούμε στη διασύνδεση των IP με ένα επεξεργαστικό σύστημα βασισμένο στον ARM και δημιουργούμε το συνολικό σύστημα. Τέλος, ακολουθεί η δημιουργία ενσωματωμένων Linux διανομών για το σύστημά μας και η ανάπτυξη μιας εφαρμογής που θα εκτελεστεί στο επεξεργαστή. Οι επιταχυντές υλικού που χρησιμοποιήθηκαν για την αξιολόγηση και ανάλυση των εναλλακτικών σχεδίων ανήκουν σε διαφορετικά επιστημονικά πεδία. Ο πρώτος είναι μία υλοποίση του αλγορίθμου ανίχνευσης γωνιών Harris & Stephens. Ο δεύτερος είναι ένας ταξινομητής Μηχανών Διανυσμάτων Υποστήριξης (Support Vector Machines – SVM) για την καρδιακή αρρυθμία που χρησιμοποιεί τη βάση δεδομένων ΗΚΓ MIT-BIH. Διαφέρουν όχι μόνο στα επιστημονικά τους πεδία αλλά επίσης στο μέγεθος των δεδομένων εισόδου, στην πολυπλοκότητα του κώδικα και στη χρησιμοποίηση πόρων. Η ανάλυση μας παρουσιάζει την επίδραση των διαφορετικών διεπαφών επικοινωνίας στo χρόνο εκτέλεσης, στο εύρος ζώνης, στη χρησιμοποίηση πόρων του FPGA και στη συνολική επίδοση του συστήματος. Η διερεύνηση 6 των εναλλακτικών διεπαφών και διασυνδέσεων για μία συγκεκριμένη έκδοση ενός επιταχυντή κατέληξε σε κέρδος μέχρι και 20% στο χρόνο εκτέλεσης και σημαντικό κέρδος στο εύρος ζώνης.	el
heal.advisorName	Σούντρης, Δημήτριος	el
heal.committeeMemberName	Πεκμεστζή, Κιαμάλ	el
heal.committeeMemberName	Οικονομάκος, Γεώργιος	el
heal.committeeMemberName	Σούντρης, Δημήτριος	el
heal.academicPublisher	Εθνικό Μετσόβιο Πολυτεχνείο. Σχολή Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών. Τομέας Τεχνολογίας Πληροφορικής και Υπολογιστών	el
heal.academicPublisherID	ntua
heal.numberOfPages	126 σ.
heal.fullTextAvailability	true