Υλοποίηση συστήματος δυναμικής διαχείρισης μνήμης σε FPGA μέσω τεχνικών υψηλού επιπέδου σύνθεσης

Κόφφας, Στέφανος; Koffas, Stefanos

dc.contributor.author	Κόφφας, Στέφανος	el
dc.contributor.author	Koffas, Stefanos	en
dc.date.accessioned	2016-07-25T08:28:03Z
dc.date.available	2016-07-25T08:28:03Z
dc.date.issued	2016-07-25
dc.identifier.uri	https://dspace.lib.ntua.gr/xmlui/handle/123456789/43242
dc.identifier.uri	http://dx.doi.org/10.26240/heal.ntua.10209
dc.rights	Αναφορά Δημιουργού-Μη Εμπορική Χρήση-Όχι Παράγωγα Έργα 3.0 Ελλάδα	*
dc.rights.uri	http://creativecommons.org/licenses/by-nc-nd/3.0/gr/	*
dc.subject	Δυναμική διαχείριση μνήμης	el
dc.subject	Σύνθεση υψηλού επιπέδου	el
dc.subject	Αλγόριθμος πρώτης τοποθέτησης	el
dc.subject	Αλγόριθμος επόμενης τοποθέτησης	el
dc.subject	Αλγόριθμος καλύτερης τοποθέτηση	el
dc.subject	FPGA	en
dc.subject	Dynamic memory management	en
dc.subject	High level synthesis	en
dc.subject	First fit	el
dc.subject	Next fit	en
dc.subject	Best fit	en
dc.title	Υλοποίηση συστήματος δυναμικής διαχείρισης μνήμης σε FPGA μέσω τεχνικών υψηλού επιπέδου σύνθεσης	el
dc.title	Implementation of dynamic memory management interface for FPGA through high level synthesis	en
heal.type	bachelorThesis
heal.classification	Επιστήμη υπολογιστών	el
heal.classification	Πληροφορική	el
heal.classificationURI	http://data.seab.gr/concepts/77de68daecd823babbb58edb1c8e14d7106e83bb
heal.language	el
heal.access	free
heal.recordProvider	ntua	el
heal.publicationDate	2016-05-26
heal.abstract	Η επόμενη πρόκληση στων κλάδο των υπερυπολογιστών είναι η κατασκευή συστημάτων που να ξεπερνούν τις πεντάκις εκατομμύρια πράξεις κινητής υποδιαστολής ανά δευτερόλεπτο (ExaFLOPS). Αρκετές σχετικές μελέτες έχουν δείξει ότι για να γίνει αυτό θα πρέπει να υιοθετήσουμε ένα αρχιτεκτονικό μοντέλο που εκμεταλλεύεται τα πλεονεκτήματα της συνύπαρξης υλικού (hardware) και λογισμικού (software). Για αυτόν τον σκοπό έχουν προταθεί οι ετερογενείς αρχιτεκτονικές πολλαπλών επιταχυντών υλικού. Τα FPGA αποτελούν μία ελκυστική πλατφόρμα ανάπτυξης αρχιτεκτονικών πολλαπλών επιταχυντών υλικού μέσω της εγγενούς ευελιξίας επαναπρογραμματισμού τους καθώς και της ενεργειακής τους απόδοσης. Ωστόσο, η οργάνωση της μνήμης αποτελεί τον κυριότερο περιοριστικό παράγοντα στις αρχιτεκτονικές με πολλούς επιταχυντές. Ο αριθμός των επιταχυντών που μπορούν να προγραμματιστούν ταυτόχρονα σε ένα FPGA εξαρτάται άμεσα από τους διαθέσιμους πόρους υλικού. Πρόσφατες έρευνες σε συστήματα πολλαπλών επιταχυντών υλικού έχουν δείξει ότι η στατική δέσμευση μνήμης - ο μόνος τρόπος δέσμευσης μνήμης που υποστηρίζεται από τα σύγχρονα εργαλεία σύνθεσης - είναι η βασικότερη αιτία του προβλήματος της υποχρησιμοποίησης πόρων. Μία πρόσφατη προσέγγιση σε αυτόν τον περιορισμό επεκτείνει την σύνθεση υψηλού επιπέδου με έναν μηχανισμό δυναμικής δέσμευσης/αποδέσμευσης μνήμης. Αυτή η διπλωματική α) επεκτείνει τις δυνατότητες αυτού του μηχανισμού με σκοπό να βελτιστοποιήσει την αποδοτικότητα του μηχανισμού δέσμευσης μνήμης και να βελτιώσει τις απαιτήσεις σε μνήμη των εφαρμογών, β)αναπτύσει ένα νέο αρχιτεκτονικό πρότυπο για την υλοποίηση της λίστας με τα ελεύθερα μπλοκ μνήμης, γ) υλοποιεί και ενσωματώνει δύο εναλλακτικούς αλγορίθμους σε συνθέσιμο C κώδικα (Αλγόριθμος Επόμενου Ταιριάσματος, Αλγόριθμος Καλύτερου Ταιριάσματος). Το προτεινόμενο σύστημα αξιολογήθηκε μέ τη βοήθεια του εργαλείου Vivado HLS μέσα από διάφορα σενάρια απαιτητικά σε μνήμη. Η ανάλυση των αποτελεσμάτων έδειξε ότι η προτεινόμενη αρχιτεκτονική επιτυγχάνει σημαντική επιτάχυνση σε σχέση με την προηγούμενη (εως και 40x) ενώ παράλληλα μειώνει και τις απαιτήσεις του συστήματος σε πόρους υλικού (-21% φλιπ-φλοπ, -10% LUTs, -10% BRAMs).	el
heal.abstract	Breaking the exascale barrier has been recently identified as the next big challenge in computing systems. Several studies, showed that reaching this goal requires a design paradigm shift towards more aggressive hardware/software co-design architecture solutions. Recently, many-accelerator heterogeneous architectures have been proposed to overcome the utilization/power wall. FPGAs form an intresting solution for many-accelerator architectures. Their flexibility and programmability enables the implementation of several types of hardware accelerators compared to traditional ASICs. However, their memory organization forms a significant bottleneck in the performance of many-accelerator architectures. Previous studies showed that static memory allocation - the de-facto mechanism supported by modern design techniques and synthesis tools - forms the main source of "resource under-utilization" problems. A recent approach extends conventional High Level Synthesis (HLS) with dynamic memory allocation/deallocation mechanisms to be incorporated during many-accelerator synthesis. This diploma thesis a) extends the allocation/deallocation mechanisms in order to further optimize the efficiency of the memory reservation to the application runtime memory requirements, b)develops a new architectural approach of the free-list organization and c) implements two alternative allocation algorithms in synthesizable C code (Next Fit, Best Fit). The proposed framework is seemlessly integrated with the industrial strength Vivado-HLS tool and its effectiveness is evaluated with a set of memory intensive application scenarios. The analysis showed that the proposed architectural approach delivers significant speedup over the previous implementation (up to 40x) in addition to lower FPGA resource utliliation (-21% flip-flops, -10% LUTs, -10% block-RAMs).	en
heal.advisorName	Σούντρης, Δημήτριος	el
heal.committeeMemberName	Σούντρης, Δημήτριος	el
heal.committeeMemberName	Πεκμεστζή, Κιαμάλ	el
heal.committeeMemberName	Οικονομάκος, Γεώργιος	el
heal.academicPublisher	Εθνικό Μετσόβιο Πολυτεχνείο. Σχολή Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών. Τομέας Τεχνολογίας Πληροφορικής και Υπολογιστών. Εργαστήριο Μικροϋπολογιστών και Ψηφιακών Συστημάτων VLSI	el
heal.academicPublisherID	ntua
heal.numberOfPages	161 σ.
heal.fullTextAvailability	true