Αποδοτική σχεδίαση multiplier-adder/accumulator για αριθμούς σε μορφή sign-magnitude

Μιχαήλ, Γεώργιος; Michail, Georgios

dc.contributor.author	Μιχαήλ, Γεώργιος	el
dc.contributor.author	Michail, Georgios	en
dc.date.accessioned	2016-08-30T09:39:43Z
dc.date.available	2016-08-30T09:39:43Z
dc.date.issued	2016-08-30
dc.identifier.uri	https://dspace.lib.ntua.gr/xmlui/handle/123456789/43388
dc.identifier.uri	http://dx.doi.org/10.26240/heal.ntua.12642
dc.rights	Αναφορά Δημιουργού - Μη Εμπορική Χρήση - Παρόμοια Διανομή 3.0 Ελλάδα	*
dc.rights.uri	http://creativecommons.org/licenses/by-nc-sa/3.0/gr/	*
dc.subject	Multiplier-Accumulator	en
dc.subject	Modified Booth	en
dc.subject	Verilog	en
dc.subject	CMOS 65nm	en
dc.subject	Δεντρικός συμπιεστής Wallace	el
dc.subject	Αθροιστής πρόβλεψης κρατουμένου	el
dc.subject	Αναπαράσταση σε πρόσημο-μέτρο	el
dc.subject	Απόλυτη τιμή	el
dc.subject	Μείωση ελάχιστου μονοπατιού	el
dc.title	Αποδοτική σχεδίαση multiplier-adder/accumulator για αριθμούς σε μορφή sign-magnitude	el
dc.contributor.department	microlab	el
heal.type	bachelorThesis
heal.classification	Συστήματα VLSI	el
heal.language	el
heal.access	free
heal.recordProvider	ntua	el
heal.publicationDate	2016-06-30
heal.abstract	Σκοπός της διπλωματικής αυτής εργασίας ήταν σχεδίαση διαφόρων τοπολογιών multiplier-accumulator (MAC) και multiplier-adder (MAD) για υπολογισμό ενός και δύο γινομένων, με εισόδους και εξόδους στη μορφή προσήμου-μέτρου. Για κάθε τοπολογία έγινε διερεύνηση ως προς τις επιδόσεις της και ειδικότερα ως προς τη μέγιστη δυνατή συχνότητα ρολογιού στην οποία μπορεί να λειτουργήσει. Στη μελέτη αύξησης της συχνότητας ρολογιού, έγινε προσαρμογή του αθροιστή πρόβλεψης κρατουμένου ώστε να επιτευχθεί επιτάχυνση του υπολογισμού της απόλυτης τιμής του αποτελέσματος και να μειωθεί το ελάχιστο μονοπάτι. Επιπλέον, κάθε υλοποίηση μελετήθηκε σε συνδυαστική λειτουργία όπου το αποτέλεσμα υπολογίζεται σε ένα κύκλο ρολογιού και σε λειτουργία συνεχούς διοχέτευσης όπου το αποτέλεσμα υπολογίζεται σε δύο κύκλους ρολογιού. Για το κύκλωμα πολλαπλασιασμού χρησιμοποιήθηκε παράλληλος πολλαπλασιαστής με μετασχηματισμό του πολλαπλασιαστή σύμφωνα με τη μέθοδο του MacSorley-Booth (Modified Booth) ώστε να επιτευχθεί μείωση των μερικών γινομένων προς άθροιση. Για την συμπίεση των μερικών γινομένων ώστε να είναι κατάλληλα για είσοδο στο τελικό αθροιστή χρησιμοποιήθηκε ένας δεντρικός συμπιεστής Wallace. Στα πλαίσια μελέτης της επίδοσης της προσαρμογής που έγινε στον αθροιστή πρόβλεψης κρατουμένου έγινε σύγκρισή του τροποποιημένου αθροιστή με μία συνηθέστερη μέθοδο όπου υπολογίζεται το αποτέλεσμα αρχικά σε μορφή συμπληρώματος ως προς δύο και ύστερα γίνεται μετατροπή του σε πρόσημο-μέτρο. Επιπλέον έγινε σύγκριση των προτεινόμενων υλοποιήσεων και με αντίστοιχα κυκλώματα που επεξεργάζονται αριθμούς σε μορφή συμπληρώματος ως προς δύο. Για τις τρεις αυτές υλοποιήσεις έγινε χρονική ανάλυση, δηλαδή μελέτη συμπεριφοράς των κύριων χαρακτηριστικών λειτουργίας των κυκλωμάτων για ένα εύρος συχνοτήτων ρολογιού. Συγκεκριμένα, έγινε περιγραφή όλων των κυκλωμάτων που αναλύονται σε αυτήν την εργασία σε γλώσσα περιγραφής υλικού Verilog, για μήκη λέξης 8,16,24,32 και 64 bit. Η σύνθεσή τους έγινε με βάση μία standard cell CMOS βιβλιοθήκη 65nm της Artisan, Από τα αποτελέσματα μελετήθηκε η συμπεριφορά κάθε κυκλώματος ως προς την ελάχιστη περίοδο ρολογιού (ns) στην οποία μπορεί να γίνει η σύνθεσή του, την μετρική επιφάνεια επί περίοδο ρολογιού (um2∗ns), και την κατανάλωση ενέργειας (mW∗ns).	el
heal.abstract	The scope of this thesis was the design of various multiplier-accumulator (MAC) and multiplier-adder (MAD) schemes, for one and two products, with both inputs and output represented in sign-magnitude form. Each scheme was tested for its performance and especially as far as their critical path is concerned. In the scope of increasing the clock frequency, a modification at a carry-lookahead (CLA) adder is proposed, in order to accelerate computing the absolute value of the result and shorten the critical path. Each scheme was designed to compute the result in one clock cycle and in pipeline operation for computing in two clock cycles. The multiplication scheme was designed in parallel, and in all designs the multiplicand is transformed according to the MacSoreley-Booth method (Modified Booth) in order to reduce the number of partial products which will be added. For the compression of all the partial products into to two vectors in order to be added at a carry-lookahead adder a Wallace tree was used for fast results. In order to test the performance of the modification, a direct comparison is represented between the modified CLA Adder and a common method of conversion between two complement and sign magnitude form. Additionally the performance of respective designs which receive and extract data in two complement form is also represented. For these three designs a time analysis was performed to show how the main parameters change according to clock time period. More specifically, all designs that are represented in this thesis were designed using Verilog HDL for input lengths of 8, 16, 24, 32, and 64 bit. The designs were synthesized using a 65nm standard cell CMOS library by Artisan. All designs are analyzed according to their critical path (ns), area∗clock period (um2∗ns), and energy consumption (mW∗ns).	en
heal.advisorName	Πεκμεστζή, Κιαμάλ	el
heal.committeeMemberName	Πεκμεστζή, Κιαμάλ	el
heal.committeeMemberName	Οικονομάκος, Γεώργιος	el
heal.committeeMemberName	Σούντρης, Δημήτριος	el
heal.academicPublisher	Εθνικό Μετσόβιο Πολυτεχνείο. Σχολή Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών	el
heal.academicPublisherID	ntua
heal.numberOfPages	139 σ.	el
heal.fullTextAvailability	true