Σχεδίαση και Υλοποίηση Μετατροπέα Δεδομένων Ενός Ψηφίου

Ραπτάκης, Αδάμ; Raptakis, Adam

dc.contributor.author	Ραπτάκης, Αδάμ	el
dc.contributor.author	Raptakis, Adam	en
dc.date.accessioned	2017-12-12T10:04:24Z
dc.date.available	2017-12-12T10:04:24Z
dc.date.issued	2017-12-12
dc.identifier.uri	https://dspace.lib.ntua.gr/xmlui/handle/123456789/46085
dc.identifier.uri	http://dx.doi.org/10.26240/heal.ntua.14444
dc.rights	Αναφορά Δημιουργού-Μη Εμπορική Χρήση-Όχι Παράγωγα Έργα 3.0 Ελλάδα	*
dc.rights.uri	http://creativecommons.org/licenses/by-nc-nd/3.0/gr/	*
dc.subject	Μετατροπή δεδομένων	el
dc.subject	Θόρυβος κβαντισμού	el
dc.subject	Σ-Δ διαμόρφωση	el
dc.subject	Θόρυβος φάσης	el
dc.subject	Γραμμές μεταφοράς	el
dc.subject	Single-bit	en
dc.subject	Oversampling	en
dc.subject	Sigma-delta modulation	en
dc.subject	Phase noise	en
dc.subject	Jitter attenuation	en
dc.title	Σχεδίαση και Υλοποίηση Μετατροπέα Δεδομένων Ενός Ψηφίου	el
heal.type	bachelorThesis
heal.classification	Electronics	en
heal.language	el
heal.access	free
heal.recordProvider	ntua	el
heal.publicationDate	2017-07-07
heal.abstract	Το αντικείμενο της παρούσης διπλωματικής εργασίας είναι η σχεδίαση και υλοποίηση ενός κυκλώματος μετατροπής 1-bit ψηφιακού σήματος σε αναλογική παλμοσειρά. Πρωταρχικοί στόχοι της σχεδίασης αποτέλεσαν η υψηλή συχνότητα λειτουργίας και ο χαμηλός προσθετικός θόρυβος φάσης του κυκλώματος. Το κύκλωμα του μετατροπέα αποτελεί μέρος ενός ευρύτερου συστήματος Σ-Δ διαμόρφωσης, το οποίο αναπτύχθηκε στο KC705 Evaluation Board (Kintex-7 FPGA Family) της Xilinix. Τα σήματα ρολογιού που χρησιμοποιούνται για το χρονισμό του συστήματος παράγονται στο κύκλωμα του μετατροπέα βάση ενός εξωτερικού ταλαντωτή αναφοράς. Ο μετατροπέας πραγματοποιεί δειγματοληψία του 1-bit ψηφιακού σήματος εξόδου του FPGA με ένα ρολόι εξαιρετικά χαμηλού jitter προκειμένου να μειώσει το θόρυβο φάσης του αναλογικού σήματος. Η συχνότητα και η φάση κάθε σήματος ρολογιού ελέγχονται από το χρήστη μέσω μικροελεγκτή ώστε να πετυχαίνεται βέλτιστος χρονισμός κατά τη διαδικασία της δειγματοληψίας. Το σύστημα FPGA και μετατροπέα λειτουργεί με συχνότητα ρολογιού έως 500 MHz. Οι απαραίτητες προσομοιώσεις για την προσαρμογή των γραμμών μεταφοράς του συστήματος πραγματοποιήθηκαν στο περιβάλλον του Advanced Design System (ADS) 2016.	el
heal.advisorName	Σωτηριάδης, Παύλος-Πέτρος	el
heal.committeeMemberName	Κωττής, Παναγιώτης	el
heal.committeeMemberName	Καψάλης, Χρήστος	el
heal.academicPublisher	Εθνικό Μετσόβιο Πολυτεχνείο. Σχολή Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών. Τομέας Επικοινωνιών, Ηλεκτρονικής και Συστημάτων Πληροφορικής	el
heal.academicPublisherID	ntua
heal.numberOfPages	150 σ.	el
heal.fullTextAvailability	true