Μελέτη Δυναμικού Επαναπρογραμματισμού Μονάδας FPGA για Εφαρμογή σε Συστήματα Οπτικών Επικοινωνιών Πολύ   Υψηλής Απόδοσης

Αποστολάκης, Δημήτριος

dc.contributor.author	Αποστολάκης, Δημήτριος	el
dc.date.accessioned	2020-09-28T10:53:15Z
dc.date.available	2020-09-28T10:53:15Z
dc.identifier.uri	https://dspace.lib.ntua.gr/xmlui/handle/123456789/51175
dc.identifier.uri	http://dx.doi.org/10.26240/heal.ntua.18873
dc.rights	Αναφορά Δημιουργού-Μη Εμπορική Χρήση-Όχι Παράγωγα Έργα 3.0 Ελλάδα	*
dc.rights.uri	http://creativecommons.org/licenses/by-nc-nd/3.0/gr/	*
dc.subject	Μερική αναδιαμόρφωση	el
dc.subject	Σειριακοί πομποδέκτες πολλαπλών γιγαδυφίων	el
dc.subject	Αναδιαμορφώσιμες αρχιτεκτονικές	el
dc.subject	Οπτικά δίκτυα επόμενης γενιάς	el
dc.subject	Συστοιχίες επιτόπια προγραμματιζόμενων πυλών	el
dc.subject	FPGAs	en
dc.subject	Partial reconfiguration	en
dc.subject	GTZ serial multi-gigabit transceivers	en
dc.subject	Virtex-7 H580T	en
dc.subject	Nx100G applications	en
dc.title	Μελέτη Δυναμικού Επαναπρογραμματισμού Μονάδας FPGA για Εφαρμογή σε Συστήματα Οπτικών Επικοινωνιών Πολύ Υψηλής Απόδοσης	el
dc.title	Study of Dynamic Reconfiguration for High-Performance Optical Systems using FPGAs	en
dc.contributor.department	Τομέας Τεχνολογίας Πληροφορικής και Υπολογιστών. Εργαστήριο Μικροϋπολογιστών και Ψηφιακών Συστημάτων VLSI	el
heal.type	BachelorThesis	en
heal.classification	Τεχνολογίες Πληροφοριών και Επικοινωνιών	el
heal.language	en	en
heal.access	Free	en
heal.recordProvider	Ntua	en
heal.publicationDate	2020-07-17
heal.abstract	Στην εποχή μας, υπάρχει πραγματική ανάγκη για μετάβαση σε τηλεπικοινωνιακά δίκτυα επόμενης γενιάς, τα οποία βασίζονται σε οπτικές ίνες για την μεταφορά δεδομένων σε ταχύτητες ανώτερες των 100Gbps (N x100G). Τα FPGAs που είναι εξοπλισμένα με σειριακούς πομποδέκτες πολλαπλών γιγαδυφίων (serial multi-gigabit transceivers) έχουν βρεθεί στο επίκεντρο του ενδιαφέροντος σε σχέση με την σχεδίαση και κατασκευή δικτυακών υποδομών υψηλών ταχυτήτων, καθώς φαίνεται να είναι η πιο συμφέρουσα επιλογή για συστήματα δικτύωσης που αναζητούν υψηλό εύρος ζώνης (bandwidth), υψηλή πυκνότητα, υψηλές επιδόσεις, ευελιξία σχεδιασμού, και πολύ καλή σχέση κόστους-αποτελεσματικότητας. Όπως υποδηλώνει το όνομά τους, τα FPGAs είναι προγραμματιζόμενα «στο πεδίο», με την έννοια ότι το εσωτερικό κύκλωμα μπορεί να διαμορφωθεί μετά την κατασκευή τους, καθώς και να τροποποιηθεί χωρίς να χρειάζεται η ανακατασκευή τους, όπως στα παραδοσιακά ASICs. Η Μερική Αναδιαμόρφωση (Partial Reconfiguration) οδηγεί αυτήν τους την ευελιξία ένα βήμα παραπέρα, δίνοντας τη δυνατότητα σε ένα FPGA που είναι ενεργό να τροποποιήσει ένα κομμάτι του όσο το υπόλοιπο σύστημα συνεχίζει να λειτουργεί κανονικά, χωρίς να βάζει σε κίνδυνο την ακεραιότητα των υπολογισμών που εκτελούνται στα τμήματα της συσκευής που δεν αναδιαμορφώνονται. Αυτή η τεχνική οδηγεί στην μείωση των πόρων που χρειάζονται για να υλοποιηθεί μια δεδομένη λειτουργία, με επακόλουθη μείωση στο κόστος και την ενεργειακή κατανάλωση, παρέχει ευελιξία στους αλγόριθμους/πρωτόκολλα που είναι διαθέσιμα σε μία εφαρμογή και επιταχύνει την υπολογιστική διαδικασία επιτρέποντας σε ένα σύστημα να είναι έτοιμο να ανταποκριθεί σε νέες απαιτήσεις γρηγορότερα. Σε αυτή την εργασία προσπαθήσαμε να εξερευνήσουμε την τεχνολογία της Μερικής Αναδιαμόρφωσης σε FPGAs και να εφαρμόσουμε τη γνώση που αποκτήθηκε για να υλοποιήσουμε ένα τηλεπικοινωνιακό σύστημα υψηλού εύρους ζώνης στη συσκευή Virtex®-7 H580T της Xilinx. Αυτή η συσκευή προκύπτει από την συνένωση δύο ενοτήτων προγραμματιζόμενης λογικής (δηλ. δύο FPGAs) και μιας ενότητας πομποδεκτών 28Gbps με 8 κανάλια (γνωστοί ως σειριακοί πομποδέκτες GTZ) σε ένα ενιαίο τσιπ, επιτρέποντας την γρήγορη διασύνδεση μεταξύ αυτών των τριών ενοτήτων και την χαμηλή κατανάλωση ισχύος. Κάνοντας χρήση και των οχτώ καναλιών της ενότητας με τους GTZ πομποδέκτες που διαθέτει η συσκευή Virtex®-7 H580T, κατασκευάσαμε ένα απλό αναδιαμορφώσιμο σύστημα που προσφέρει 2x100G εύρος ζώνης. Φυσικά, όταν πρόκειται για αναδιαμορφώσιμα συστήματα που διαχειρίζονται και επεξεργάζονται δεδομένα σε τόσο υψηλούς ρυθμούς, ο χρόνος αναδιαμόρφωσης μπορεί να επηρεάσει σημαντικά την συνολική τους απόδοση. Για να βελτιώσουμε την ταχύτητα αναδιαμόρφωσης του συστήματός μας, εξετάσαμε διάφορες αρχιτεκτονικές και σχήματα αναδιαμόρφωσης. Η αναδιαμορφώσιμη αρχιτεκτονική στην οποία βασιστήκαμε τελικά, χρησιμοποιεί την υψηλής ταχύτητας μνήμη block RAM (BRAM) του FPGA και μια μονάδα που αναπτύχθηκε «από το μηδέν» σε γλώσσα περιγραφής υλικού για να ελέγχει την θύρα ICAP του FPGA και την μερική αναδιαμόρφωση της συσκευής μας μέσω της θύρας αυτής. Αυτή η αρχιτεκτονική μας επέτρεψε να εκμεταλλευτούμε πλήρως την υψηλή ρυθμαπόδοση (high throughput) της θύρας ICAP, και έτσι να μειώσουμε σημαντικά τον χρόνο αναδιαμόρφωσης. Η τελευταία πινελιά στο σύστημά μας, δόθηκε με την υλοποίηση ενός μικροεπεξεργαστή στην προγραμματιζόμενη λογική (δηλ. τα FPGAs) της συσκευής, ώστε να διευκολυνθεί η διαχείριση του συστήματος από τον «έξω» κόσμο και έτσι να επιτραπεί ο απομακρυσμένος έλεγχος της μερικής αναδιαμόρφωσης της συσκευής. Το αποτέλεσμα ήταν ένα υβριδικό σύστημα υλικού-λογισμικού (hardware-software) στο οποίο η 2x100G εφαρμογή που θα υλοποιούνταν βέλτιστα κάθε φορά στο υλικό, μπορούσε εύκολα να καθοριστεί από το λογισμικό (η έννοια του «βοηθούμενου από το υλικό, προσδιοριζόμενου από το λογισμικό»).	el
heal.abstract	Nowadays, the market need for Nx100G networking line cards and next-generation optics is real. Field-Programmable Gate Arrays (FPGAs) equipped with high-speed, serial, Multi-Gigabit Transceivers (MGTs) have gained the interest of network developers, as they appear to be the most advantageous choice for networking systems looking for high bandwidth, high density, high performance, design flexibility and cost effectiveness. As their name denotes, FPGAs are programmable “in the field”, meaning that their functionality can be defined after the fabrication process and modified, if needed, without going to re-fabrication process, as common ASICs. Partial Reconfiguration (PR) takes this advantage one step further, by allowing an operating FPGA design to modify a part of itself, while the rest of the system continues to function normally, without compromising the integrity of the computation running on those parts of the device that are not being reconfigured. This technique leads to reduction of the amount of resources required to implement a given function, with consequent reductions in cost and power consumption, provides flexibility in the algorithms/protocols available to an application and accelerates computing by enabling a design to be ready to correspond to new computation requirements much faster. In this thesis, we tried to explore the PR technology on FPGAs and apply the knowledge acquired to implement a high-bandwidth telecom system on a Xilinx Virtex®-7 H580T device. This device, described by Xilinx as “The world’s first 3D heterogeneous all programmable product”, combines two FPGA dices and an 8-channel 28Gbps transceiver die (GTZ serial transceivers) into a single package, while enabling fast interconnection between them and power efficiency. By using all eight GTZ transceiver channels available on the Virtex®-7 H580T device we built a simple reconfigurable system that offers 2x100G bandwidth. Of course, for reconfigurable systems that manage and process data at such a high rate, reconfiguration time has a deep impact on their overall performance. So, in order to improve our system’s reconfiguration throughput, we examined several architectures and reconfiguration schemes. The reconfigurable architecture on which we were eventually based, utilizes the FPGA’s high-speed block RAM (BRAM) resources and a hardware module developed from scratch in RTL to control the FPGA’s internal configuration access port (ICAP) and the entire PR process through it. This architecture has allowed us to fully exploit the ICAP’s high throughput capabilities, and thus significantly reduce the reconfiguration time. The finishing touch to our reconfigurable system, was the implementation of a microprocessor entirely within the device general-purpose memory and logic fabric in order to facilitate the management of our system from the outside world and thus enable a user to remotely control the Partial Reconfiguration of the device. The result was a hybrid hardware-software system where the 2x100G application optimally implemented in the hardware each time, could easily be defined by the software (the “hardware-enabled, software-defined” concept).	en
heal.advisorName	Σούντρης, Δημήτριος	el
heal.committeeMemberName	Αβραμόπουλος, Ηρακλής	el
heal.committeeMemberName	Τσανάκας, Παναγιώτης	el
heal.academicPublisher	Εθνικό Μετσόβιο Πολυτεχνείο. Σχολή Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών. Τομέας Τεχνολογίας Πληροφορικής και Υπολογιστών. Εργαστήριο Μικροϋπολογιστών και Ψηφιακών Συστημάτων VLSI	el
heal.academicPublisherID	Ntua	en
heal.numberOfPages	116 p.
heal.fullTextAvailability	False	en