Unifying software optimization and hardware acceleration techniques in Telecom applications

Παπαλάμπρου, Ηλίας; Papalamprou, Ilias

dc.contributor.author	Παπαλάμπρου, Ηλίας	el
dc.contributor.author	Papalamprou, Ilias	en
dc.date.accessioned	2024-04-12T10:35:52Z
dc.date.available	2024-04-12T10:35:52Z
dc.identifier.uri	https://dspace.lib.ntua.gr/xmlui/handle/123456789/59158
dc.identifier.uri	http://dx.doi.org/10.26240/heal.ntua.26854
dc.rights	Αναφορά Δημιουργού-Μη Εμπορική Χρήση-Όχι Παράγωγα Έργα 3.0 Ελλάδα	*
dc.rights.uri	http://creativecommons.org/licenses/by-nc-nd/3.0/gr/	*
dc.subject	ARM	en
dc.subject	SIMD	en
dc.subject	NEON Intrinsics	en
dc.subject	FPGA	en
dc.subject	QAM	en
dc.subject	Τηλεπικοινωνίες	el
dc.subject	Εξομοίωση καναλιού	el
dc.subject	Επιταχυντής υλικού	el
dc.subject	Αποδιαμόρφωση	el
dc.subject	Ενσωματωμένα συστήματα	el
dc.title	Unifying software optimization and hardware acceleration techniques in Telecom applications	el
heal.type	bachelorThesis
heal.classification	Computer Science and Engineering	en
heal.classification	Embedded Systems	en
heal.classification	Telecommunications	en
heal.language	el
heal.language	en
heal.access	free
heal.recordProvider	ntua	el
heal.publicationDate	2023-10-31
heal.abstract	Τα τελευταία χρόνια, με την ανάπτυξη των ψηφιακών επικοινωνιών, οι εφαρμογές για διάφορα ασύρματα δίκτυα απαιτούν τη σχεδίαση ενός Chip, για την ικανοποίηση των απαιτήσεων απόδοσης. Η έννοια ενός συστήματος πολλαπλών επεξεργαστών σε ένα Chip είναι κατάλληλη για τη διευκόλυνση της υλοποίησης διαφόρων τηλεπικοινωνιακών αλγορίθμων για διάφορα ασύρματα πρωτόκολλα σε μία μόνο συσκευή. Σε αυτή τη διπλωματική εργασία διερευνήσαμε τα οφέλη από τις βελτιστοποιήσεις σε επίπεδο λογισμικού καθώς και τον σχεδιασμό επιταχυντών υλικού, στον τομέα των ψηφιακών επικοινωνιών. Αναφορικά με τις βελτιστοποιήσεις λογισμικού, υλοποιήθηκε ο αλγόριθμος της αποδιαμόρφωσης για QAM αστε- ρισμούς σε ενσωματωμένες πλατφόρμες με ARM επεξργαστές. Επωφεληθήκαμε από τη χρήση εντολών Single Instruction Multiple Data (SIMD) που παρέχονται από τον NEON (C++ Intrinsics). Επιπλέον για δύο αστερισμούς QAM ερευνήθηκε μια προσεγγιστική υλοποίηση του αρχικού αλγορίθμου, προκειμένου να μειωθούν οι απαιτούμενες αριθμητικές πράξεις. Σχετικά με τον επιταχυντή υλικού, υλοποιήθηκε με VHDL ένας προσομοιωτής fading καναλιού σε Field Programmable Gate Array (FPGA). Για τη μοντελοποίηση του καναλιού, το σήμα εισόδου επεξεργάζεται με ένα φίλτρο πεπερασμένης κρουστικής απόκρισης (FIR), του οποίου οι συντελε- στές παράγονται σε πραγματικό χρόνο και ακολουθούν μια κανονική κατανομή Gauss. Η αξιολόγηση των προαναφερθέντων υλοποιήσεων σε επίπεδο λογισμικού πραγματοποιήθηκε με την προσομοίωση μιας ψηφιακής τηλεπικοινωνιακής αλυσίδας όπου λήφθηκαν υπόψιν δύο παράγοντες: ο χρόνος εκτέλεσης και η ακρίβεια του στυστήματος με τη μετρική Bit Error Rate (BER), με/χωρίς τη χρήση Forward Error Correction (FEC). Ειδικότερα, ανάλογα με τον αστερισμό, η προτεινόμενη υλοποίηση με μικρές αποκλίσεις στο BER, παρουσιάζει 38× επιτάχυνση σε σχέση με το αρχικό μοντέλο, καθώς και συνολική βελτίωση 10-20% για τη μονάδα του δέκτη με FEC. Όσο αναφορά τον εξομοιωτή Fading καναλιού, εξετάσαμε τη συνάρτηση πυκνότητας πιθανότητας (PDF) των δεδομένων εξόδου, ενώ η σύγκριση με ένα μοντέλο με αριθμητική κινητής υποδιαστολής έξειξε αμελητέα απώλεια ακρίβειας. Συγκεκριμένα τα σύμβολα στην έξοδο του εξομοιωτή καναλιού, παρουσιάζουν <0.5% Μέσο Σχετικό Σφάλμα, ενώ το μοντέλο μπορεί να λειτουργήσει σε συχνότητα 500MHz.	el
heal.abstract	In recent years with the development of digital communications, applications for various wireless networks necessitate a single-chip design to meet performance requirements. The Multi-Processor System-on-Chip concept is well suited to facilitate the implementation of various telecommunication algorithms for multiple wireless standards within a single device. In this thesis we explored the benefits from software optimizations as well as hardware acceleration techniques, in the field of digital communications. Regarding the Software Optimizations, the Quadrature Amplitude Demodulation algorithm was implemented on ARM-based embedded platform. We benefited from the use of Single Instruction Multiple Data (SIMD) commands the NEON engine provides (C++ Intrinsics). Furthermore, for two QAM Constellations an approximation technique over the original Demodulation algorithm was proposed, in order to reduce the required arithmetic operations. About the hardware accelerator, a Field Programmable Gate Array (FPGA) based fading channel emulator was implemented in VHDL. For the modelling of a fading channel, the input signal has to be processed by a Finite Impulse Response (FIR) Filter, whose co- efficients are generated in real time and follow a Normal Gaussian distribution. The evaluation of the aforementioned software implementations was conducted by simulating a Digital Telecommunication chain and taking into account two factors: the execution time and the accuracy of the system with the Bit Error Rate (BER) metric, with and without the use of Forward Error Correction (FEC). In particular, depending on the constellation, our proposed Demodulation implementation, having minimal BER deviations, shows up to 38× speedup over the initial floating point model, and an overall 10-20% improvement for a Receiver Module with FEC decoding. Regarding the Fading Channel emulator, we examined the Probability Density Function (PDF) of the output, while a comparison with a floating-point base model showed negligible loss in precision. Specifically the fixed-point faded symbols present <0.5% Mean Relative Error, while the design is capable of operating at 500MHz frequency.	en
heal.advisorName	Σούντρης, Δημήτριος	el
heal.committeeMemberName	Ρεΐσης, Διονύσιος	el
heal.committeeMemberName	Ξύδης, Σωτήριος	el
heal.academicPublisher	Εθνικό Μετσόβιο Πολυτεχνείο. Σχολή Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών. Τομέας Τεχνολογίας Πληροφορικής και Υπολογιστών	el
heal.academicPublisherID	ntua
heal.numberOfPages	100 σ.	el
heal.fullTextAvailability	false