Σχεδίαση και μελέτη κυκλωμάτων σειριακών-παράλληλων πολλαπλασιαστών με κωδικοποίηση Modified-Booth

Abstract

Ο σκοπός της παρούσας διπλωματικής εργασίας ήταν η σχεδίαση διαφόρων τοπολογιών σειριακών-παράλληλων πολλαπλασιαστών και η διερεύνησή τους ως προς τις επιδόσεις τους και ειδικότερα ως προς τις δυνατότητές τους στην επίτευξη λειτουργίας με χαμηλή κατανάλωση. Υλοποιήθηκαν δύο νέες σχεδιαστικές ιδέες. Η πρώτη αφορά την χρήση μιας γενικευμένης μορφής αναπαράστασης «σωσίματος – κρατουμένου» (carry – save) για τα ενδιάμεσα στάδια των υπολογισμών, με σκοπό την ελάττωση των απαιτούμενων καταχωρητών, ενώ η δεύτερη αφορά την χρήση της κανονικής αναπαράστασης προσημασμένου ψηφίου (canonical signed digit representation) σε συνδυασμό με την κωδικοποίηση Modified-Booth, με σκοπό την παραγωγή όσο το δυνατόν λιγότερων μη μηδενικών μερικών γινομένων. Σχεδιάστηκαν κυκλώματα πολλαπλασιασμού, τα οποία λαμβάνουν δεδομένα σε μορφή συμπληρώματος του δύο, με την μια είσοδο παράλληλα (πολλαπλασιαστέος) και την άλλη σειριακά (πολλαπλασιαστής), και μετασχηματίζουν την μία είσοδό τους (σειριακή) σύμφωνα με την μέθοδο MacSorley-Booth (Modified Booth) για την ελάττωση των προς άθροιση μερικών γινομένων. Μελετήθηκαν αρχιτεκτονικές με διαφορετικό μήκος ενδιάμεσης λέξης (radix-2 ως και radix-8) σκοπεύοντας πρωτίστως στην ελάττωση της δυναμικής κατανάλωσης. Επίσης, διερευνήθηκαν διαφορετικές κωδικοποιήσεις Modified Booth και οι επιπτώσεις τους στην δυναμική κατανάλωση του κυκλώματος. Πιο συγκεκριμένα, υλοποιήθηκε σε γλώσσα Verilog μια σειρά σειριακών-παράλληλων πολλαπλασιαστών Modified Booth σε radix-2, radix-4 και radix-8 και σε μήκη λέξεως 8 ως 64 bits. Η λειτουργία τους προσομοιώθηκε με βάση μια standard cell CMOS βιβλιοθήκη 90nm της Artisan. Τα αποτελέσματα καθυστέρησης (critical path), κατανάλωσης και επιφανείας συγκρίθηκαν με έναν απλό σειριακό-παράλληλο πολλαπλασιαστή και με έναν, παρόμοιας λογικής, δενδρικό παράλληλο πολλαπλασιαστή της Designware (tree multiplier).

The scope of this thesis was the design of various serial-parallel multiplier schemes, as well as the investigation of their performance, especially as far as their energy consumption is concerned. The designs created, were based on two novelties. The first one is the use of a generalized “carry-save” scheme, which is used in the intermediate steps of the calculations in order to reduce the number of registers needed, while the second is the use of the “canonical signed digit representation” applied on the Modified-Booth encoding scheme, in order to minimize the number of the non-zero partial products created. The designed multiplier schemes receive data in two’s complement form. The multiplier is in parallel series form while the multiplicand is in bit-series form. In all designs the serial input is transformed according to the MacSoreley-Booth method (Modified Booth) in order to reduce the number of partial products which will be added. Various radix schemes were studied (radix-2 to radix-8), targeting mainly to the reduction of their dynamic power consumption. More specifically, we designed a series of Modified-Booth serial-parallel multipliers using Verilog HDL. The designs include radix-2, radix-4 and radix-8 schemes, while the inputs can be 8, 16, 24, 32, 48, or 64 bits wide. The designs were synthesized and simulated using a 90nm standard cell CMOS library by Artisan. The energy, delay and area results are presented, compared to a simple (radix-1) serial-parallel multiplier as well as a parallel tree-multiplier synthesized using the Designware library.